안녕하세요, 회로설계 멘토 삼코치 입니다:)
질문자분께서 Auto PnR 분야에 관심을 가지고 계시고, 학부 수준에서 실습과 교육을 병행하고 계신 점에서 분명히 좋은 방향으로 나아가고 계신다고 생각합니다. 아래에 각각의 질문에 대해 순서대로 답변드리겠습니다.
먼저, lab 형식의 ASIC flow 실습이더라도 지원서 경험란에 적는 것은 충분히 가능합니다. 기업에서 학부 수준에서의 PnR 경험을 기대하는 것은 현실적으로 무리이며, 대부분의 경우 lab 기반의 실습이나 교육을 통해 툴에 대한 경험이 있느냐를 중요하게 봅니다. Cadence Innovus와 같은 상용 툴을 직접 사용해본 경험, 그리고 IDEC의 디지털 트랙에서 실제 flow를 순차적으로 경험한 것은 분명히 경쟁력이 됩니다. 단, 이를 작성하실 때는 단순히 "PnR 실습을 했다"라고 끝내지 마시고, 각 단계별로 어떤 작업을 했고, 그 과정에서 어떤 문제를 경험했으며, 그것을 어떻게 해결했는지 등을 중심으로 기술하시면 좋습니다. 예를 들어 CTS(clock tree synthesis) 과정에서 skew를 줄이기 위한 방법으로 어떤 constraint를 설정했는지, placement 시 congestion 문제를 어떻게 해소했는지 등의 내용이 있으면 설득력이 훨씬 높아집니다.
두 번째로, Verilog 설계와 Layout 설계 중 어떤 것이 PnR 분야와 더 연관이 있는지를 묻는 질문에 대해서는, Verilog 쪽이 더욱 직접적인 연관이 있습니다. 이유는 PnR의 입력은 Gate-Level Netlist이기 때문에, 이는 결국 Verilog RTL이 논리합성 과정을 거쳐 생성됩니다. 따라서 RTL 코드를 어떻게 작성하느냐에 따라 최종 PnR 품질이 크게 달라집니다. 예를 들어 동일한 기능을 하는 회로라도, RTL 수준에서 mux 구조를 어떻게 설계했는지에 따라 placement에서 congestion이 발생할 수도 있고 timing path가 꼬일 수도 있습니다.
비유를 들자면, Verilog는 건축의 설계도이고, PnR은 실제 시공 작업입니다. 설계도가 잘 나와야 시공이 수월하고 최종 결과물도 좋게 나오는 것이지요. 따라서 PnR 관련 분야에서 일하기 위해서는 RTL이 어떻게 작성되고, 그것이 어떻게 synthesis를 통해 gate-level netlist로 바뀌는지, 그리고 그것이 layout에 어떤 영향을 주는지를 아는 것이 매우 중요합니다. 물론 layout에 대한 이해도 PnR tool의 결과를 해석하는 데 도움이 되지만, RTL 기반의 설계 경험이 훨씬 더 큰 강점으로 작용합니다.
졸업작품의 주제를 고민하고 계신 상황이라면 RISC-V 기반의 Verilog CPU 설계를 하시고, 가능하다면 이 설계를 synthesis 후 placement까지 해보는 방향으로 진행하시는 것을 추천드립니다. 이렇게 하면 RTL, synthesis, PnR을 한 사이클로 모두 경험할 수 있어서 훨씬 강력한 포트폴리오가 됩니다. 그리고 IDEC 교육에서 배운 내용을 자연스럽게 적용하고, 면접 시에도 구체적으로 이야기할 수 있는 기반이 되기 때문에 실무성과 연결하기 좋은 선택입니다.
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